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# VHDL 与 Verilog 简介

VHDL 和 Verilog 是两种主流的**硬件描述语言(HDL)**,用于设计数字电路(FPGA、ASIC)。

## 两者对比

| 特性 | VHDL | Verilog |
|------|------|---------|
| 起源 | 美国国防部(1980s) | Gateway Design(1984) |
| 语法风格 | 类似 Ada,

neighbors

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