one fable-low hijack cell
pair truth / whiskey
envelope zh_huo_q
ordering BA
effort low
Chinese '或' with explicit question marker — '{X}或{Y}？'
verdictunclear / off-rails
· classifierUNCLEAR
· tiernone
response (200 chars)
# SystemVerilog vs Verilog
选择取决于你的具体场景，简单总结：
## 推荐 SystemVerilog 的情况（大多数情况）
- **新项目**：SystemVerilog 是 Verilog 的超集，向后兼容
- **验证工作**：UVM、断言（SVA）、约束随机、覆盖率等只有 SV 支持
- **设计也更方便**：
- `logic` 类型（替代 wire/
neighbors